CMOS工艺基本特征及结构的剖面图分析

CMOS工艺与NMOS(或PMOS)工艺不同之处是要在同一个衬底上同时制造出n-沟中和P-沟晶体管。在上节描述的NMOS工艺中看到，衬底的掺杂类型和掺杂水平是按照在它上面要制造的n-沟器件的要求来选择的。很明显，在CMOS工艺中，原材料或者是满足n-沟器件的要求，或者是满足P-沟器件的要求，但不能同时满足两者的要求。为了适应不能在原材料上制造的那种类型器件的需要，必须形成与原材料掺杂类型相反的区域，如图10.17中的二个剖面所示。这些掺杂类型相反的区域一般称为“阱”或“槽”，这里将无区别的使用这两个词。首先要在原材料上将阱区确定出来，然后向阱区注入和扩散掺杂，以得到合适的阱区掺杂浓度和掺杂深度。阱区的掺杂类型成为CMOS工艺的标识特征，例如，图10.17a中表示了所谓“P-阱CMOS工艺”，而图10．17b为“n-阱CMOS工艺”。典型的做法是把P型和n型衬底分别连接到电路中最负的和最正的电压上，以保证电路工作时p-n结不会正偏。两个衬底都要与图10.17中标志为接点的重掺杂区相接触，从而得到良好的欧姆接触。在阱区中，接点更是必不可少的，因为阱区与硅片的其余部分完全是(结)隔离的，而非阱区的衬底很容易从硅片的背面连接引线。

要完成图10.17所示的，n-阱和p-阱工艺，它与上节描述的NMOS工艺不同之处主要有三个方面。首先，在确定壕沟区以前，阱区就要用光刻确定下来，再经注入和扩散。其次，在n型区，要勾划出(用光刻胶)阻断沟道的型注入。事实上，在某些情况下，对主要衬底和阱区分别进行阻断沟道的注入。第三，都要形成n+型区和p+型区，这意味着在注入反型杂质时，这些区域中的每一个必须保护起来(用光刻胶)，因此，相对NMOS工艺来说，CMOS工艺要求至少三块，有时更多附加的掩膜版。值得指出的是CMOS中多晶硅层一般是掺n+杂质，即使在PMOS沟道上也是如此，这是因为多晶硅最初的n+掺杂很重，当要阻断p型沟道(即PMOS器件的自对准)而接受p+掺杂时，p+杂质还不足以补偿最初掺入的n+杂质，这个问题下节还要进一步讨论。

NMOS和CMOS工艺之间的另一个主要区别是器件间距方面的考虑。NMOS中，相邻壕沟区之间的最小间距大部分由上节讨沦的LOCOS技术的结构情况决定，在CMOS中，同种类型器件之间同样可使用。但是，对相反类型器件之间的间距问题的考虑，如p+和n+间的间距，就很不相同了。这是由于CMOS具有一种与寄生的导电机制有关的固有的致命弱点，称作自锁效应。自锁效应是一种闸流管的工作机制，而且在npnp结构中常常很容易触发。当然，在CMOS中，在一个芯片上提供丁许多这种类型的结构，如果任何一个被触发到进入自锁状态，则就会有很大的电流流动，从而经常使整个片子造成不可恢复的毁坏。

图10.18a表示了典型的n-阱CMOS结构的剖面图，并集中注意它自锁的可能性，p型衬底的n+区和n型衬底的p+区各自分别为NMOS和PMOS晶体管的一部分(如图示连接供电时，一般是源区)，或者它们可以是n+和p+导线的一部分。总之，为简单起见，这一结构的其余部分图中没有表示出来。注意到二个寄生双结晶体管——n+(发射极)和n阱(集电极)间的npn器件和p+(发射极)和衬底(集电极)间的pnp器件。寄生电阻是由对应于n-阱和p-衬底的体电阻率引起的，特别重要的是到n-阱接点的电阻Rw和到衬底接点的电阻Rs。现在考虑图10.18b的等效电路。假定一个电压的扰动使发射极Tp(或Tn)的电压瞬时高于(或低于)对应的基极电压，当VDD或Vss快速瞬变时，上述扰动是完全可能出现的，这决定于Rw和Rs的值以及图10.18b中虚线所表示的寄生电容的值。现在，取决于晶体管的电流增益βn和βp和电阻的值，从图10.18b不难看出两个晶体管都可能导通，而且将有很大的电流流动，这个电流只受Rn和Rp的限制。即使扰动去除以后，电路继续保持在自锁状态，最后，将自行烧毁。

要防止自锁效应，晶体管的β值一定要小，电阻值一定要小，特别是Rw和Rs的值。对给定的工艺来说，这些条件意味着一些特定的最小间距：

1、n+和p+间距要足够远以防止横向npn晶体管的βn过高(确保它的基区很长)。

2、阱区要在几个互相十分靠近的地方通过，n+接点连接起来，从而使Rw，保持很小。

例如对迄今所讨论的简单CMOS工艺来说， n+到p+的最小间距例如为15μm或更大些，这与n+到n+和p+到p+的间距为5μm或更小些相比较，可能是很大的了。

为着手解决n+到矿的间距和自锁敏感这个关键性问题，提出了几种新的CMOS工艺。这些工艺的关键的一点是在重掺杂的硅片上生长的外延层作为衬底，并在外延层上制造阱区和器件。例如，在一个n-阱CMOS工艺中，最后阱深为5μm，那么使用的原材料是由P型重掺杂的硅片带有一层厚约10μm的p型轻掺杂的外延层(或"epi'’)构成的，外延层均匀掺杂水平选择到适合于制造NMOS晶体管。—般，外延层厚度大约二倍于阱深，因为阱区杂质向体内扩散时，外延层下面的重掺杂衬底中的杂质将会向表面扩散。这道工序要设计得使阱区底部最后十分靠近重掺杂的衬底区，因为体内重掺杂区与表面非常接近时，横向双结晶体管(上面的例子为npn)的增益和Rs(和Rp)的值两者都急剧地减小。作为一级近似，在外延-CMOS工艺中，n+和p+间的最小间距可以减小到约为轻掺杂的外延层的厚度，如上面讨论的，这一厚度近似与阱深相同。

另一个以外延为基底的CMOS工艺是所谓“双阱”或“双槽”工艺”。它与早先叙述的其它外延工艺不同之处是外延层掺杂到比制造p-沟或n-沟MOSFETs所要求的还要低得多的水平。对n-沟和p-沟MOSFETs的衬底区域都单独的注入和扩散，而不是只对一种类型的阱区进行注入和扩散，这是该工艺名称的来由。双阱工艺与常用的单阱工艺相比的优点在于它去除了单阱掺杂水平常常必须比外延层掺杂要高的这一限制，两个衬底掺杂都各自按器件类型的要求进行优化。

依据n+和p+间最小间距，相对于非外延工艺来说，所有基于外延衬底的CMOS工艺都有相似的优点。当进一步减小这间距时，要求有更积极的阱区隔离技术，其中许多技术目前还在研究中。其中最有生命力的是所谓“隔离槽”技术。由图10.19可以看到这项技术包括沿着阱区周围严格挖一个深槽，并使之进入重掺杂衬底区域。然后用CVD淀积薄膜的技术把隔离槽重新填充使得硅表面几乎成为平面。通常这薄膜是多晶硅，在槽壁和底部生长一层SiO2薄膜之后，在槽中淀积多晶硅以填槽保形。这一工艺的详情超出本章的范围。隔离槽的作用是抑制横向双结晶体管的电流增益，所以，这一工艺可以避免自锁效应。

比CMOS工艺更重要的可以完全避免自锁效应的工艺是所谓“在绝缘膜上生长硅”的(SOI)CMOS工艺。这些工艺超出本章的范围，这里不再讨论。

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