分析MOS晶体管增强／耗尽型NMOS工艺流程实例

首先一般地叙述一个硅栅NMOS工艺的典型工艺流程以介绍基本制造工艺的主要特点。这一工艺能同时形成增强型和耗尽型(E／D)MOSFETs。这是一种复杂的工艺，其中包括许多道期待着要进行的工序，因此，有时可能并不清楚为什么要做某件事。MOS晶体管增强／耗尽型NMOS工艺流程。如果渎者有耐心，在读到工艺流程的末尾时，他或她可把整个工艺流程图合在一起，于是每一道工序就有意义了。

图10.5近似按比例的说明了NMOS结构的基本特点，这一结构通过制造工艺流程来完成。图中不仅画出了晶体管，而且还画出了集成电路中晶体管周围的典型情况。为了理解制造晶体管时本身受到的约束，为了了解器件外部寄生电阻和寄生电容的来源，为了理解在一个硅片上制造一个完整的电路的工艺技术，这样做是很重要的。图中表示的是一个NMOS晶体管的剖面和二条用多晶硅和旷硅层制造的独立的“布线”(走线)。除导线(布线)外，这些导电的通道是用AI(金属)膜制作的，后面将要说明，它们提供了MOSFETs与其它电路元件(如电阻、电容等)之间所需的互连以制成所需要的电路。为了在这方面更清楚些，后面要讨论的铝线和它的一些有关的特征现在先略去。晶体管(图10.5中只画出一个)和n⁺硅导线制作在壕沟工区，这些区域由一层称作场氧化层或厚氧化层的厚SiO₂膜隔开。此外，在场氧化层下面，有一层称为“阻断沟道”的p型层，用它来阻断在相邻的n⁺扩散区之间形成的寄生导电通道(如寄生的反型层)。MOS晶体管增强／耗尽型NMOS工艺流程。参看图10.5，可以看到NMOS晶体管的沟道宽度由环绕晶体管周围的场氧化层形成的壕沟区的宽度来决定，因此，为确定沟道宽度，形成栅的多晶硅不一定非要终止于沟道的终端，当多晶硅在壕沟区边缘覆盖到厚氧化层表面上时，它就不能再控制硅的表面了。

为了较好的说明NMOS的制造工艺流程，现在描述一个简单增强/耗尽型晶体管倒相器子电路的剖面的演变过程，它的拓补图示于图10.6相应掩膜版的顶视图将在适当地地方予以表示。掩膜图形与面体边界相一致，并且经常假定多面体内部是充满的，即该多面体是不透明，因此，多面体是它确定的图形的正像。MOS晶体管增强／耗尽型NMOS工艺流程。当然，相对于原因来说，印在光掩膜版上的图形的极性是正的或负的，决定于制造工艺中所使用的特定光刻胶的要求，但是，在这方面不需要说得那么详细。

这里描述的NMOS工所用的原材料是电阻率为20到60Ω.cm的p型硅片（NA=6*102到2*102μm-3）。首先，如前所述，通过直接氧化在硅片表面均匀生长一层厚度在0.05μm范围内的氧化膜（SiO₂），然后用化学汽相淀积（CVD）方法在SiO₂表面形成一层厚度约0.1μm的氮化硅（Si3N4）层，所谓“消除应变”的SiO2层用来防止在后续工艺流程中由于Si和Si3N4热膨胀系数的不同而造成的硅片损伤。接得，用掩膜版1形成如图10.7所示的Si3N4图形，称为壕沟掩膜版。形成图形后留下的Si3N4膜确定了制造器件n⁺导线所需的区域，即壕沟区域。用来形成Si3N4图形的光刻胶也用作离子注入的掩膜版，将硼离子注入到电路中的场区以形成如上面讨论的阻断沟道的p区。这道工序的典型注入参数是离子剂量为105μm-2、能量约40keV。图10.7b表示了上述工序的最后结果。MOS晶体管增强／耗尽型NMOS工艺流程。然后，将光刻胶去除，进行场氧化。这道工序是在硅片上没有被Si3N4覆盖的区域有选择地生长约1μm厚的氧化膜，这样，形成了场氧化区。注意到这道工序得出了自对准的场氧化区和阻断沟道的p区。这一有选择的或“局部”最化工艺是熟知的硅的局部氧化长术(LOCOS)。然后把遮断氧化层的Si3N4和消除应变的氧化膜剥离掉，把壕沟区域的裸硅暴露出来，通过硅的氧化使这些区域生长一层厚度约0.04／μm或更小些的栅氧化膜。通过栅氧化膜，进行一次新的硼离子注入(典型值为103～104μm-2，50～l100keV)以增大增强型MOSFETs的阈值电压到控制好的值，图10.8为这一流程完了之后硅片的剖面图。注意，因为硼离子的能量不足以穿透厚的场氧化膜，因而，对整个场氧化区来说，所有注入的硼堆积在厚氧化膜中；也有一小部分硼离子保留在栅氧化膜中。MOS晶体管增强／耗尽型NMOS工艺流程。然而， 由于在注入过程中，这些正离子很快的与来自导电衬底的电子中和，所以氧化膜中的这些(正)离子并不带电。

下一步是确定耗尽型MOSFETs，如图10.9所示。常称作耗尽掩膜版的掩膜版2用来形成光刻胶的图形，这个图形覆盖了除了将成为耗尽型晶体管的沟道区以外的所有区域，然后进行砷离子或磷离子的注入，将最后要成为耗尽型晶体管的沟道区域有选择性的掺入施主杂质，调节注入剂最使它能过补偿前面注入的硼离子，使硅表面区域成为n型区。这样，对耗尽型晶体管来说，产生一个负的阈值电压，典型掺杂剂是砷时，注入参数是：剂量104μm-2，能量100keV。

在制造过程中的这一步时，整个硅片或是被薄氧化层(栅)或是被厚氧化层(场)覆盖着，阻断沟道掺杂和增强型及耗尽型MOSFETs的沟道掺杂已经确定下来。在某些工艺中，下一道工序是淀积和确定栅区的多晶硅层。但是，这儿所描述的工艺，使用了所谓“隐埋接触”，即多晶硅层和n⁺硅扩散层之间(仍需确定的)直接接触，这些接触区域必须被确定下来。这要由另一步光刻工序来完成，如图10.10所示。图中给出的是截面的不同的位置。MOS晶体管增强／耗尽型NMOS工艺流程。常称作多晶接触掩膜版的掩膜版3用来确定接触区光刻胶的图形，该图形覆盖着除接触区以外的所有区域，接触区的栅氧化膜被腐蚀掉，将底下的硅表面暴露出来。如不需要隐埋接触工艺时，这块掩膜版可以省略。

下一道工序是在整个片子上用CVD方法生长一层多晶硅，其典型厚度约0.4μm。通常，接着通过掺磷把该层形成n⁺层，然后用常称为多晶硅掩膜版的掩膜版4来确定多晶硅图形。这时，通过把高剂量的砷离子注入硅片以形成晶体管的源-漏区和n⁺硅互连区，如图10.11所示。注意，这道工序不需要附加的掩膜版，因为确定下来的多晶硅栅掩蔽了晶体管的沟道防止砷注入，厚氧化层掩蔽了场区防止砷注入。这是这道工序特殊优美的特点，因为它可使源区和漏区自行与栅区对准，从而可减少寄生重迭电容。这一工艺是熟知的自对准工艺。在多晶硅与硅直接接触的多晶接触区中，在多晶硅掺杂过程中，发生一些磷的反扩散。在多晶硅图形确定之后，掺磷的n⁺区有一部分暴露出来并且同样也受到高剂量的砷注入，这样，就与正常n⁺层(只有砷)达到了电的互连，如图10.11a所示。这样，在多晶接触区就达到了多晶硅与n⁺扩散区的直接接触。

现在完成了所有掺杂注入的工序，然后，淀积一层厚约1μm的CVD SiO2。这一层特别要重掺磷(重量为2～10%)，因此，称它为磷硅玻璃或PSG。这一层PSG把扩散区和多晶硅区域与将要淀积的金属绝缘起来。用称作接触掩膜版的掩膜版5在CVD SiO2上开出接触窗口(或通道)，通过它，以后把金属层与扩散区或多晶硅连接起来。将引线孔腐蚀出来，然后在高温下(约1000℃)使PSG流动以减少引线孔壁的陡峭程度并使多晶硅边缘的台阶平滑些。由于PSG有磷，所以这一流动过程是很容易的，它能改善由金属层造成的台阶覆盖(见后面)。MOS晶体管增强／耗尽型NMOS工艺流程。因为这一流动过程在高温下进行，通常也用来使n⁺注入层和其它掺杂层的杂质向衬底扩散，并扩散到它们所合适的深度。这道工序完成后的最终的结构如图10.12a，c所示。注意，在多晶接触区，多晶硅下面的n层比较深，这是由于磷从多晶硅向硅中反扩散以及与砷相比磷的扩散系数较高造成的。

按工艺顺序，在这里简述一下关于台阶覆盖。图10.13a为PSG“已腐蚀”过的引线孔的剖面图，在它上面覆盖了一层厚度等于PSG的金属层。可以看到，存在一个厚度远比平面区域要小的金属的“细颈”。在不流动的PSG下面，  由多晶硅导体引起的台阶处也存在同样的情况。在台阶很陡峭的极端情况下，淀积金属时，在细颈区会出现裂缝，从而使接触断开。即使那里没有断裂，当电路工作时，细颈区电流密度增大，通过称作电迁移的过程，金属可能会断裂。MOS晶体管增强／耗尽型NMOS工艺流程。电迁移过程是金属原子沿着电子流动的方向运动的过程，迁移的速率强烈地依赖于电流密度和工作温度。把电流密度保持在低于一定的水平，可以防止电迁移引起的断裂(也见5.8节)。PSG的流动，增大了金属层的最小厚度，有助于在接触处防止这种形式的断裂。如图10.13b所示。

下一道工序是在整个硅片上淀积—层铝膜，用称作金属掩膜版的掩膜版6来刻蚀图形，如图10.14所示。接着，把AI-Si接触进行合金，即把硅片置于约400℃温度下，使AI与Si混合起来形成良好的欧姆接触。现在，这一集成电路完全能工作了。但是，为了防止周围环境的影响，需将电路保护起来，通常用CVD SiO2或SiN4作为钝化层覆盖在硅片表面。经过这道工序后，所有掩膜版详细的重迭情况和整个电路的垂直剖面图示于图10.15。图中也表示出了对应于电路的拓扑图10.6中的各种电路元件所在的位置。

用称作键合触点掩膜版的掩膜版7对钝化层刻蚀图形，将电引线连接到已完成的电路上，这个图形示于图10.16。这一过程包括把电路中将要连接引线处的钝化膜腐蚀掉，把该处的铝暴露出来。通常称这些铝区为键合点，它仍位于电路的周围。它们的典型尺寸约为100X100μm，相距50～100μm。用常称作引线键合的工艺，通过键合点把集成电路(它们被划成芯片以后)和管壳连接起来。这道工序是把管芯上的键合点与管壳上的接线端之间用细引线连接起来。MOS晶体管增强／耗尽型NMOS工艺流程。特别在研制阶段，电路内部的探测常常是必要的，因而可以在电路中有重要意义的节点处，制作一个附加的较小的探测点。这样的一个探测点示于图10.16；它的典型尺寸是25*25μm。当然，希望这些探测点越小越好，这样，当它们不用作探测时，它们不会明显地成为那些连接着过量电容的电路节点的负载。

如4.10节所述，当栅绝缘层内电场过大时，由于击穿引起整个绝缘层永久性的短路。为了防止外部的电荷积累起来引起这一现象，用一保护电路[所谓静电放电(ESD)电路]连接到接触点，这些接触点与晶体管栅极相连。一般，它们是由电阻和低击穿电压的器件组成的，这些低击穿电压的器件如反向偏置的p-n结或与零电势相连的短沟道晶体管。MOS晶体管增强／耗尽型NMOS工艺流程。因为这种器件的击穿是非破坏性的；它们正常时保持开路，只有当在输入端出现充电而造成的高电压时才是闭路的，这种瞬时的闭路放电不会损害它所连接的节点。

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