MOS晶体管按比例缩小（Scaling）作用特性解析

为了提高速度和单位面积芯片上电路的集成度，需要作些努力使晶体管做得尽可能小。然而，如果沟道长度做得太小，源和漏周围的耗尽区有可能连成一片，从而可能出现5.6节中讨论过的穿通现象。因此，为了把L做小，就应使耗尽区的宽度也变小。这一点可用增加衬底掺杂浓度和降低反偏电压来实现。为了在任意电路工作条件下都能实现降低反偏电压，就必须降低电源电压。增加掺杂浓度会使阀值电压增加，因而更难使器件导通，但这可用减小氧化层厚度的方法加以校正。

刚才所描述问题，即调整制造工艺和偏压，使得缩小尺寸后的器件能正常地工作，这正是制造工艺工程上经常追求的目标之一。这些调整措施所要达到的目的是在实现小尺寸的同时避免严重的副作用，诸如本章中已讨论过的几种小尺寸效应。有许多种这样的调整方法可以采用，这要看对于心目中的某种应用来说，给定工艺的哪些方面应该优化而定。本节将要讨论其中的若干方法。

首先将描述组的规则，其目标在于用这样的方法减小尺寸，即使得最终的器件连同它的耗尽区一起成为一个本器件按比例缩小的变型，如图5.20所示。这样，就不会出现显著的副作图，同时还可利用众所周知的大器件概念来分析缩小后的器件，因而也就可以利用多年来已从大器件获得的重要经验这个有利条件来分析这些器件。为了实现如图5.20b所示的小方案，有人提出了一种方法，下面将对它作一简要介绍。后面将可看到，这种方法的最终结果是得到一个“按比例缩小”的器件，在该器件中，内部电场的形状和场强的最大值都与原型器件中的一样，所以用恒电场换算这个名称来描写这种方法。

现在我们假定一个大器件的三维尺寸都按同一比例因子1/k缩小，这里k太于1（例如1至10之间）。这意味着L、W氧化层原度和结深都以同一比例缩小。因此面积（例如栅区面烈）的缩小因子是（1/k）²。结下面的耗尽区有一厚度ι，由下式给出：

式中V是反偏电压，Ф0为内建电势。该式对于反型层下面的耗尽区也适用，例如用Ф0=ФB，此式就适用于强反型。我们将假定与V只相比Ф0较小。于是在上式中用1/k乘以，就可以把ι按1/k最缩小为此，我们可以把NA乘以k，V乘以1/k。为了恰当地缩小整个沟道上的V；所有的工作电压和阈值电压都必须乘以1/k。根据基本静电学（附录B）不难看出，在这种按让例缩小的条赞事，器件结构中的电场形状和场强的最大值将保持不变。因此不会发生击穿。从式（1.5.20b）和（2.2.4）可见，单位面积电容Cˊ与距离成反比，因此Cˊ按比例k增大。可是电存本背等于C'A，其中A是面积，因此可见C缩小的比例是k（1/k²）=1/k。

从式（2.5.19）可看出，体效应系数γ缩小的比例是。阈值电压VT出现在与偏置电底的差值中，如式（4.4.30）。由偏置电压乘以1/k，所以如上所述，VT也应乘以1/k。现在来考虑式（4.4.26）。根据上面类似的讨论可知，若与VSB相比ФB很小，则项将按1/k缩小。为了使式（4.4.26a）电的VFB+ФB也能按比倒变化，我们应能控制VFB才行，对于非离子减入器件来说，这一电压无法单独控制。但是在第6章中将可看到，通过离子注入可以控制“等效的”VFB。

单位面积电荷Qˊ在换算中不变，即换算比例因子为1[参看式（1.5.14）或（3.4.19），并利用以结果。所以电荷Q以1/k²的比偶减小，因为面积按1/k²比例缩小。

现在要问，上述换算方法对漏端电流有什么影响？让我们看一下式（4.4.30）。若δ较小，则可看出由于所有电压的换算因子都是1/k，所以方括号中的量将按1/k²的比例减小与此同时Cˊox按比例k增大。可以回忆一下，μ实际上与接杂浓度无关（4.8.节），所以在恒电场换算时，μ值不会改变。这样，式（4.4.30）中的电流ID将以1/k的比例减小。

现在来考虑固定VDS时，弱反型区内InID~VGS曲线的斜率。从式（4.6.17）见，这个斜率正比于1/n，而n由式（4.6.20）给出。由于γ和VSB+1.5ФF的换算因子分别是和1/k（假设VSB较大），故式（4.6.20）中的n保持不变，因而1nID与VGS关系曲线的斜率不变。对于数字电路来说，这是不希望的，因为这将更难使一个器件截止。例这将使按比例缩小后的器件的栅压接幅（使ID减小到原来值的1/10所需要的栅压的减小量）与原型大器件的栅压摆幅一样。由于总电压的摆幅可能已减小到1/k，，这样，为了使器件截止需要栅压的减小量占总电压摆幅的比例就更大了；因而数字电路中的噪声套限减小了。中反到区的宽度在按比例换算中也不改变（图2.18）。因此这个区域将占电电压的更大部，因而更要注意这个区。

由于电压和电流的换算因子都是1/k，故功耗按1/k²的比例减小。但是，由于器件面称已按1/k²比例减小，故单位面积的器件密度增大到k²倍。最后，单位芯片面积些的功耗保持不变。

由于所有器件电流都按1/k减小，各种电容也按1/k的比例减示，所以对这些电容充电的电压变化率dV/dι=I/C将不改变。可是这些电容现在只需充电到按1/k比例缩小后的电压值，因而充电所需要的时间也将缩短至1/k；这样，数字电路的速度将增加到k倍。由于一只晶体管的功耗已按1/k²的比例缩小了，故“功耗-延用乘积”（用于数学电路的一个质量指数）按1/k³的比例减小。下面将恒电场换算总结在表5.1中。

现在来考虑用于形成栅和互连线的金属线多晶硅。由于目前已经有小尺寸器件的制造工艺，故可设法把这些线的宽度按1/k比例缩小。新工艺可能也要求降低这些线的高度，因为企图制造很细但又较高的线会引起加工问题；因此我们设法把高度也按1/k降低。这样，线的截面将缩小到1/k²。由于这些导线所传输的电流已被减小到1/k，则这些线内的电流密度将增大到k倍。这是很不希望发生的情况，因为增大了的电流密度可以引起称为电迁移的现象，这时原子被电流的流动所携带，并可导致器件失效。对于铝线来说，电流密度不应大于约1mA/μm²。按比例缩小互连线造成的另一个问题是，连线的电阻正比于长度，反比于截面积，因此连线的电阻将增大到k倍。这些连线对衬底的寄生电容缩小到1/k，因而相应的时间常数没有变化。如果连线较长，则会引起一个问题，因为这将使我们不能利用晶体管速度已增加到k倍的优点；又因为连线的电阻增大到k倍，而线中的电流减小到1/k，因此线上的电压降将不改变。这样，外加总电压（现在已经减到1/k）中更大的一部分将浪费在连线两端。因为存在上述问题，所以互连线的高度比按1/k计算要降低得少一些。另外一些问题是“接触窗口”（为了使各不同层之间能互相接触而腐蚀的穿过氧化层的孔）引起的。如果这些窗口的面积按1/k²缩小，则它们的电阻将以k²倍增大。由于电流已缩小到1/k，这意味着触点上的电压降将增加到k倍，即与偏置电压（按1/k比例减小）的变化方向相反。按比例缩小产生的另外一个不良影响是由于结深减小使得源、漏n⁺区的方块电阻增加以及扩展电阻的增加。源区的和漏区的串联电阻对晶体管特性的影响已在5.7节中讨论过了。

上面所讨论的按比例换算存在某些问题。据前面讨论所知，换算时弱反型区的宽度不变，因此使器件从截止到导通所要求的电压摆幅可能占外加总电压的份额太大。另外，已经建立的芯片的接口要求必须经常得到满足，而建立这些要求时，电压等级是固定的，因此电压不应按比例降低。适应这些情况的换算规则是，在缩小器件尺寸的同时，保持电压不变，称为恒电压换算。在恒电压换算中，W、L和NA按以前一样换算。但是，如果氧化层厚度也按同一比例减小，则因电压不变，最后得出的场强可能会特别大，这将引起迁移率下降（4.8节）。为了缓解这个问题，氧化层厚度通常比按1/k比例要减小得少一些。在表5.2中有一列总结了这些换算规则。这种换算对各种量（如列入表5.1的那些量）的最后影响在题5.24中考虑。当然可以预期，在恒电压换算条件下，与场强有关的不良效应会变得严重起来。

为了避免出现恒电场换算和恒电压换算的极端情况，提出了折衷换算方法。例如，几何尺寸和衬底掺杂浓度和恒电场换算情况时一样换算，但电压比在这种换算规则下减小得少一些。这种方法称为准恒电压换算，并总结列人表5.2的相应列中。从式（5.8.1）明显可见，在这一类型换算中，耗区宽度的换算因子与W、L和dox的不同。如果对Na的换算因子适当加以修正，如示于表5.2最后一列的综合换算规则，上述现象就可避免。

另一种不同的换算方法是在集中注意力于减小器件尺寸的同时保持长沟道器件在弱反型区的特性，这样一种特性是不存在短沟道效应的灵敏指示。根据经验发现，这种特性得以保持的最小沟道长度符合下面的关系式：

其中γ是源和漏的结深，dox是氧化层厚度，ιs和lp分别是源和漏处的反型层宽度，（常数）的值为8.8μm^-1/3。上述公式体现了该公式所及到的各种折衷思想，且已被证明是用于缩小器件尺寸的有用指南。

在结束本节以前，让我们来推测一下，通过正在进行的减小物理尺寸和电源电压的努力，哪些数字是最终可以达到的。现在我们将介绍一个可能被认为是“中等的”观点。然而在过去，对MOS器件的“将来”所作的一些预测，已一再被证明是错误的。

因此，如果下面的一些预测也发生同样的情况，则大家不应感到惊讶。

集成电路的电源电压是不能任意减小的，因为相应地减小信号从噪声角度来看是不利的。还有，在实际工艺条件下，实现一个预定的阈值电压所存在的不确定性为0.1V数量级或者更大。在逻辑电路中，电压摆幅至少应该是该数值的几倍，以保证所有器件都能可靠地导通和截止。鉴于以上两项考虑，把电源电压的下限设在0.5V左右，但是考虑到速度和对外电路的驱动要求，可使电源电压的下限值更高一些（例如2V）。这一下限值设定了器件尺寸的下限，以免击穿。按防止芯片过热的要求可以形成另外一些限制。采用强迫空气冷却，可以允许每平方厘米芯片上有2W的功耗而不过热。采用液体冷却可使这个值提高一个数量级，或采用专门技术，提高更多。冷却温度对在一给定面积上可以放置的晶体管数目也施加了限制，如果这些晶体管消耗显著的功率。对于动态电路，为避免过热，还需考虑另外一个影响。一个电路使电容C在每秒钟内对电压V充电和放电f次，这个电路将消耗功率fCV2。如果把许多这种电路靠近地封装在一起，则为了不超过芯片的最大单位面积功耗，可能不得不限制所允许的最高时钟频率f。

上述一些考虑可以在论述基本限制的若干参考文献中找到。若把各种因素都考虑在内，对于“极限的”MOS技术将是什么样的这一问题的预测看来似乎是不断变化的。沟道长度小到0.14μm的器件已经被考虑了。每平方厘米上的最大“封装”密度预计在10⁷到10⁸个晶体管的范围之内。“封装”在芯片中的倒相器受热限制所允许的最小开关时间可能约为10ps。最后，因为信号在连接线内传播所遇到的延时，具有10⁵个门电路的同步数字网络的时钟频率可能被限制在3GHz左右。虽然上述数字在生产环境中尚未达到。但是它们有助于指明，哪些数字是有可能实现的，并且提出了在改进VLSI方面还有许多余地。

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