程序逻辑阵列（PLA）结构图和说明特征解析

程序逻辑阵列（PLA）

程序逻辑阵列是在ROM基础上发展起来的一种应用更为普遍的专用电路，它由“与”、“或”两个ROM联结起来所构成。

从原理上来说，任何组合逻辑二进制函数都可以表示成几项乘积之和。例如：

三项“与”后再“或”起来。

多项（多位字长）输出的某些乘积项常常是共同的。例如：

其中、及是共同的。这样，乘积项只有六种，“与”ROM只需要输出六项。然后将它们分别“或”起来得到f1、f2和f3。

上述例子中的可以先“与”产生乘积项，再“或”得函数输出项。它们的一般结构如图6.20所示，有n个输入变量x₁~x_n，故“与”ROM有2个输入端（包括个反相讯号），即有2n条字线。如应有m个乘积项，则有m条位线。由m个乘积项相“或”，由“或”矩阵得到输出项。设输出项数为P，则“与”ROM的容量为2n×m，“或”ROM的容量为m×p。

已知在NMOS电路中NOR门的性能比NAND门要好，特别是当输入端较多时因为NAND是串联型的，充放电速度比NOR慢得多。因此，从电路性能优化上考虑，采用NOR-NOR结构组成PLA。

根据二进制逻辑变换公式：

故用反端输入的NOR门就能完成正NAND门的功能。

对于“或”运算，只要在NOR后再进行一次反相即可。图6.21就是用NOR-NOR组成的PLA电路。

用CMOS代替NMOS做PLA并没有多大的好处，因为ROM中NOR的输入端很多，CMOS NOR的负载是大串的PMOS管，使充电速度很慢。因此，一般PLA的单元阵列均采用NMOS工艺较为简便，而外围电路可采用CMOS工艺，以降低它的总功耗。

ASIC用PLA电路的优点是电路和版图设计十分简便，硅片利用率比较高，如有错误，也很容易修改。但有些电路并不适宜于用PLA来实现，例如加法器。只有一位的加法器需要七个乘积项：四项为本位输出；三项为进位输出。由于乘积项数与输入端数n有2ⁿ的正比关系，因此两位加法器就有28项乘积项，三位就要有112个乘积项。如果真用到16位加法器，乘积项太多，就已经不现实了。

一位加法器的本位输出S及进位输出C。的乘积项表达式如下：

对某些电路可以采取一些技术来减小乘积项及面积。多层PLA及折迭结构两项技术措施，不但可用于加法器，也可以用于其他乘积项较多的电路。下面我们将分别加以说明：

（1）多层PLA

在输入和输出加上适当的逻辑电路以简化PLA。对加法器来说，每位的两个输入端加4个NOR进行译码；输出端加上XOR，便于实现半加。

输入译出的讯号为：

用上述的4个讯号经NOR矩阵组成如下：

以上6个乘积项均以Di的NOR形式组成。图6.22是多层PLA构成的8位加法器。其中Cin为前面来的进位项；Co为加法后的进位输出项。它的乘积项总数减少到只有25项。AND ROM的单元不是单管，而是同一位的Do、D1、D2、D3的某几种逻辑组合，如上述的NOR形式：。这样，把普通的AND-OR型PLA改进成NOR-NOR-AND-OR-XOR型多层PLA。

为了验证图6.22所设计的8位加法器多层PLA电路的正确性，我们以两个低位输出为例：

最低位输出：

次低位输出：

用卡诺图化简得：

这是我们所期望的正确结果。同理及Co也得到8位加法器应有的结果。这种只有25个乘积项的8位全加器PLA电路能够付之实用。

（2）折叠PLA

这是进一步缩小PLA规模又一项技术措施，仍以8位加法器为例来分析说明。

由图6.22可见，PLA很大部分的单元是不起作用的，浪费了芯片面积。设法将PLA结构进行适当的改变，大大减少空的单元位置，以缩小芯片面积。折叠法是一种行之有效的措施。由图6.22看出，OR ROM中的第18~25行和第1~17行的乘积项没有共同的输入项，由此可以把原来的图6.22的PLA折叠成图6.23形式的PLA，OR ROM从25行减少至17行，PLA的空位大大减少。

限制大规模PLA速度的主要因素是两个ROM的长字线的RC延迟。这些字线一般用多晶硅条，寄生电阻大，与栅电容耦合会产生可观的延迟。因此，要做出规模很大的高性能PLA是很困难的。用多层PLA与折叠PLA等技术措施来缩小规模，对提高PLA的性能起到重要作用，它们都是改进PLA设计的有效方法。

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