信息来源: 时间:2020-11-5
从分析单沟道MOS倒相器的瞬态特性知道,组成倒相器的MOS管本身的频率响应是比较快的。在实际的电路中,影响电路开关速度的主要因素是输入端的负载电容上及MOS器件对这些电容充放电能力的大小。
图2-48为一个CMOS倒相器中存在着各种寄生电容示意图,这里用一个总的有效负载电容来表示。
式中为输入电容,包括栅源电容、栅漏电容;表示输出电容,包括漏一衬底结电容及封装布线等杂散电容。系数表示驱动个相同的倒相器。
在讨论CMOS倒相器的开关特性时,仍假定输入电压为理想的阶跃波。
CMOS倒相器的下降时间的分析方法,与E/EMOS的分析方法是一样的。当输入从“0”跳变到“1”(设输入“1”电平等于),倒相器要实现“0”电平输出,必须经过输入管的饱和区和非饱和区放电,如图2-47(a)所示。放电轨迹如图2-47(b)所示。
当,输入管工作在饱和区。由于负载管截止,可以忽略负载管电流。根据(饱和),得到方程:
用分离变量法积分。在这段放电时间里,电压从下降到(饱和区与非饱和区的分界点)。
这就是CMOS倒相器导通时,负载电容经工作在饱和区的输入管放电所需的时间。
其中:
称为时间常数。
若,可算得:
当时,输入管工作在非饱和区,放电轨迹对应非饱和区的一段曲线。同样,可根据,得到方程:
用分离变量法积分。在这段放电时间里,输出电压从下降到,即输出“0”电平。
利用积分公式:
得到:
这就是倒相器负载电容经工作在非饱和区的输入管放电所需的时间。
当,可算得。
CMOS倒相器的下降时间应为饱和区放电时间和非饱和区放电时间之和:
若写成归一化电压的形式,则下降时间可表示为:
从式(2-82)可以看出,CMOS倒相器的下降时间与负载电容成正比,愈大,放电时间意长,与输入管的沟道宽长比(W/L)N,成反比,(W/L)N愈小,输入管的等效电阻意大,放电时间就愈长。
当CMOS倒相器输入由“1”跳变到“0”,电路由导通转变为完全截止。为达到“1”电平输出,导通的负载管必须对电容充电,如图2-48所示。
与分析下降时间的方法相同,得到时间常数和下降时间的表达式为:
写成归一化的上升时间为:
从式(2-86)看出,CMOS倒相器的上升时间与负载电容成正比,与负载管的沟道宽长比成反比。
由于CMOS倒相器在导通或截止时,总有一个管子截止,一个管子导通。所以,负载管的沟道尺寸可不受功耗的限制。因此,负载管和输入管沟道的宽长比可设计得差不多大小。
这样,可使电容充电和放电的时间差不多,上升时间和下降时间也近似相等。这与单沟道MOS倒相器的情况是不同的。
式(2-82)和(2-86)是在输入为阶跃波情况下导出的。归一化上升或下降时间与归一化的阀值电压之间的关系,可用图2-49表示出来。由于两个表达式完全是对称的,所以横轴表示时,纵轴就表示归一化下降时间,如横轴表示时,纵轴就表示归一化上升时间。
从图看出,阀值电压愈大,开关时间意慢,超过电压关系0.3时,开关时间随阀值电压的增加而显著增加。
为了对CMOS倒相器的开关时间有个定量的概念,这里举一个例子。
假设CMOS倒相器的总负载电容分别测得饱和电流,求倒相器的开关时间。由于:
由于倒相器的输出信号不仅具有一定的上升和下降时间,而且相对于输入信号有一定的时间延迟,称为延迟时间。图2-50(a)所示为多级倒相器,即使第一级输入一个阶跃电压信号,但经过若干级之后,其波形也不会保证为阶跃信号了。这样一个非阶跃信号驱动下一级倒相器时,显然其延迟时间会更长一些。
所谓双门延迟时间,是指输入电压经过两级倒相器以后相应的50%幅度的时间间隔,亦称“对”延迟时间,其近似表达式为:
此式在,即近似匹配的情况下才适用。用这一式子计算,误差不大于10%。
由图2-30可看出:要使”短,必须使倒相器的上升和下降时间都短。上升时间主要与负载管有关,下降时间主要与输入管有关。如果上升时间很短,下降时间很长,显然并不能使双门延迟时间缩短,相反,如下降时间很短,上升时间很长,也不能使”。缩短。要使最短的条件一定要满足,且两者都很小。为了满足这个要求,倒相器的参量必须满足近似公式:
若两管完全对称,显然,是最佳开关响应条件。若,则电路的开关性能将变坏。随着的减小,开关响应更趋恶化。详见图2-51,图中分别给出了时,和的关系。当减小时,由于负载管的跨导减小,PMOS负载管对的充电时间变长,使同时,随着阀电压的增高增加,所以导致增加。因此在速度设计上,强调,和阀值电压要小是很重要的。如很小时,负载管的增加将对的影响起主要的作用。因为增大,负载管导通困难,致使增大,所以开关特性变差,延迟时间变长。
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